[쿠키과학] ‘트랜지스터, 어디까지 줄일 수 있나’… KAIST, 양자터널링 한계 규명

반도체를 더 작게 만들수록 성능은 높아지지만, 일정 크기 이하에서는 전자가 새어 나가는 양자 터널링 때문에 정상 동작이 어려워진다.

KAIST는 전기및전자공학부 김용훈 교수팀이 차세대 트랜지스터의 미세화 한계를 분석하는 원자 단위 시뮬레이션 플랫폼을 개발, 이 한계가 어디인지 원자 수준에서 계산하고 최적 설계안을 찾을 수 있는 방법을 제시했다.

이 기술은 이황화몰리브덴뿐 아니라 실리콘과 다양한 2차원 반도체 소재에도 적용할 수 있어 반도체 개발 과정의 시행착오와 비용을 줄이는 데 도움이 될 전망된다.

반도체 업계는 더 많은 연산을 더 적은 전력으로 처리하기 위해 트랜지스터를 지속적으로 줄이고 있다.

삼성전자와 TSMC가 2나노미터 공정을 놓고 경쟁하고 있지만, 실제 칩 내부에서 전류를 제어하는 핵심 소자인 트랜지스터는 여전히 10나노미터 이상 크기다.

트랜지스터가 작아질수록 같은 면적에 더 많은 회로를 집적할 수 있어 성능과 전력 효율이 향상된다.

그러나 일정 크기 이하에서는 전자가 원래 넘어갈 수 없는 에너지 장벽을 통과하는 양자터널링 현상이 발생한다.

스위치를 꺼도 전류가 흐르는 누설전류가 증가해 반도체가 정상적으로 동작하지 않는 원인이다.

차세대 반도체를 개발하려면 양자터널링이 문제가 되기 시작하는 최소 크기를 먼저 알아야 한다.

하지만 금속 전극과 반도체가 만나는 경계면을 원자 단위로 제작하고 측정하는 것은 현실적으로 쉽지 않다.

계면 구조가 조금만 달라져도 소자 특성이 크게 변하기 때문이다.

연구팀은 실험 대신 양자역학 법칙만으로 물질의 전자 구조를 계산하는 제1원리 계산을 활용했다.

기존에 독자 개발한 다공간 밀도범함수론(MS-DFT)을 바탕으로 전압이 걸린 상태에서 금속과 반도체 사이를 이동하는 전자의 거동을 정밀하게 계산하는 방법을 구축했다.

이를 통해 금속과 반도체 접촉부에서 발생하는 접촉저항과 양자터널링이 시작되는 지점을 동시에 예측하는 전산 설계 플랫폼을 마련했다.

실제 소자를 제작하지 않고도 컴퓨터 시뮬레이션만으로 미세화 한계와 최적 구조를 미리 판단할 수 있는 기술이다.

연구팀은 이 기술을 차세대 반도체 후보 물질인 단일층 이황화몰리브덴(MoS₂)에 적용했다.

이황화몰리브덴은 원자 한두 층 두께까지 얇게 만들 수 있는 2차원 반도체로, 초미세 트랜지스터 구현을 위한 유력한 소재로 평가받고 있다.

연구진은 금속 전극의 종류와 접촉 구조를 바꿔가며 전자가 채널 내부로 침투하는 깊이와 전류 제어 특성을 분석했다.

그 결과 트랜지스터 성능을 좌우하는 임계 터널링 길이는 모든 소자에 동일한 값이 아니라 금속의 일함수와 접촉 방식에 따라 달라지는 것으로 나타났다.

이는 트랜지스터를 어디까지 줄일 수 있는지가 단순히 반도체 소재만이 아니라 금속 전극의 선택과 접촉 구조 설계에도 크게 영향을 받는다는 의미다.

연구팀이 검토한 여러 조합 가운데서는 임계 터널링 길이를 4나노미터 미만까지 낮출 수 있는 구조도 확인됐다.

전자를 이동시키는 n형 소자에서는 일함수가 낮은 스칸듐을 사용하는 상부 접촉 구조가 약 3.5나노미터로 가장 우수한 성능을 보였고, 정공을 이동시키는 p형 소자에서는 일함수가 높은 팔라듐을 적용한 측면 접촉 구조가 약 5.6나노미터로 분석됐다.

연구팀은 이번 연구가 차세대 트랜지스터의 물리적 한계를 계산으로 규명한 데 그치지 않고, 실제 제작 전에 후보 소재와 구조를 선별하는 원자 수준 기술 전산 설계(TCAD) 플랫폼으로 활용될 수 있을 것으로 기대했다.

연구팀은 현재 삼성전자 반도체연구소와 SK하이닉스 미래기술연구원 등과 관련 연구를 수행하고 있으며, 이번에 개발한 계산 기술의 상용화를 추진하고 있다.

김 교수는 “이번 연구는 트랜지스터를 어디까지 작게 만들 수 있는지를 결정하는 새로운 물리적 기준을 제시했다"며 ”실험적으로 접근하기 어려운 초미세 영역의 양자역학적 현상을 계산으로 분석해 차세대 반도체 설계에 활용할 수 있는 기반을 마련했다"고 말했다.

한편, 이번 연구는 KAIST 김태형·이주호 박사가 공동 제1저자로 수행했고, 연구결과는 지난달 28일 국제학술지 ‘npj Computational Materials’에 게재됐다.
(논문명: Ab initio transfer length method simulations of tunneling limits in 2D semiconductors)

이재형 기자 jh@kukinews.com